www.diyaudiovillage.net
Source & Line amp & Amplifier Project ผลงาน DIY => CD Transport and Dac => ข้อความที่เริ่มโดย: presitige ที่ 05 สิงหาคม 2012, 02:02:30 AM
-
จากหัวข้อก่อน เรื่อง DTS HD decoder ที่ถามไป ปรากฎกว่า คุยกับ ทางอีกคนนึง ที่ทำวงจร เขาบอกว่า เขา ออกแบบวงจร ให้ สามารถ ออกเป็น I2S 4 channel ได้ (จากวงจรเดิม ที่ใช่ เป็น DAC ตัว 8 channel) เพราะ ผม อยากได้ SNR ที่มากขึ้น โดยการเปลี่ยน DAC เป็น
เบอร์ดังๆๆ เช่น
cs4398
pcm1794
wm8741
AD1955
อะไรตามรูปทำนองนี้
(http://upicy.com/image-6522_501D70E0.jpg) (http://upicy.com/share-6522_501D70E0.html)
แต่ด้วยความที่ยังหน้าใหม่ ก็ยังงงๆ [confused-raccoon] [confused-raccoon]เด๋อ ว่า I2S คืออะไรหว่า ลองหาข้อมูล แล้วก็ลองประติดประต่อได้ว่า
I2S คือ สัญญาณ 4 สาย มี
Master Clock
Left Right Clock
Serial Clock
SDIN
แต่เนื่องจาก มี 4 ตัว ต้องเป็นงี้ ใช่มั้ยครับ
SDIN1
SDIN2
SDIN3
SDIN4
ผมเข้าใจถูกมั้ยครับ
ส่วน
Master Clock
Left Right Clock
Serial Clock
ค่าไม่ต่างกัน
[roll]
แล้วทีนึ้ ก็นำสัญญาณ ที่ได้ เข้าไปใน DAC ยกตัวอย่าง cs4398
(http://upicy.com/image-EC7C_501D70E0.jpg) (http://upicy.com/share-EC7C_501D70E0.html)
แล้วก็จะได้ สัญญาณ อนาล็อก ออกมา ถูกมั้ยครับ
จอมยุทธ์ โปรดชี้แนะด้วยครับ
-
มารออ่านเหมือนกันครับ [gr_in]
-
SDIN... แต่ละขาจะมีช่องสัญญาณ 2 ช่อง ถ้าเราใช้ 4 ชุด ก็ 8 ช่อง ครบระบบ 7.1 พอดี
SDIN... ก็แยกไป 4 ชิพ ตามลำดับ
ส่วนสัญญาณ LRCK, SCK, MCLK ก็ขนานกันทั้งหมดเลยครับ ให้จังหวะ sync พร้อมๆกัน
เพียงแต่ทางเทคนิคแล้ว ตัวส่งสัญญาณจะขับกระแส fan out ไปยังชิพปลายทางถึง 4 ตัวนั้น อาจจะทำให้สัญญาณดรอปลงเพราะโหลดเยอะ ขอบสัญญาณอาจจะไม่เป๊ะ ถ้าเกิดเหตุการณ์นี้อาจต้องใช้พวกเกตบัฟเฟอร์มาช่วยขับกระแสให้โหลดชิพ DAC ทั้ง 4 อีกทีหนึ่งครับ [gr_in]
-
ปัญหาทางกายภาพสิน่ะครับ เส้นทางเดินไกลอาจทำให้ข้อมูลloss และผิดพลาดได้ ขอบคุณมากครับพี่
-
มาตามอ่านเพื่อศึกษา ................ [roll-eyes] [roll-eyes] [roll-eyes]
-
ข้อมูลดีๆอีกแล้วครับ
[roll-eyes]
-
ในกรณีนี้ ต้อง reclock ใหม่มั้ยครับ หรือ ไม่จำเป็น
-
ไม่จำเป็นครับ แต่ถ้าต้องการก็จัด Reclock ได้ครับ
-
[clap hand2] [roll] น้าแว่นสุดยอดมากเรื่อง digital ผมเองสมัยเรียน cpu Z80 ยังไม่ได้อะไรเลยแถมตอนนี้ผ่านมาหลายปีวิชาคืนกลับให้อาจารย์ไปหมดแล้ว laughhahaha laughhahaha
-
ไม่จำเป็นครับ แต่ถ้าต้องการก็จัด Reclock ได้ครับ
แฮะๆ ไม่ดีกว่าครับ ผมไปหาในเน็ต gate buffer ไม่ค่อยมีข้อมูลเลยครับ มีแต่รูป logic gate อ่ะ อยากทราบว่า มันมี pcb มั้ยครับ หรือ เค้าใช้ ic 74hcxxx เอา
-
ส่วนมากที่เห็นกลุ่มที่ Reclock แบบทั่วไปใช้ลอจิกเกตความเร็วในกลุ่ม HC / AHC / LVC ครับ ก็มีหลายเทคนิคครับ
บางคนก็ใช้ D Flip-flop เพื่อ sync. กับ MClock เพื่อให้แม่นยำ
บ้างก็ใช้เกตบัฟเฟอร์ เพื่อขยายให้สัญญาณคมชัด และเกตบัฟเฟอร์มีความซับซ้อนภายในน้อยที่สุด ก็จะมีค่า propagation delay time ต่ำ และเวลาค่าคงที่มากกว่าเกตประเภทอื่นๆ น่ะครับ
แต่ถ้าเป็นพวกที่ซีเรียสๆ จะใช้ CPLD/FPGA ทำ clock disrtribution คุมคล็อกทั้งหมดในระบบ แล้วจัดการ sync. ทุกสัญญาณพร้อมกันทั้งหมดครับ เพื่อต้องการลด jitter เหลื่อมทั้งระบบให้ไม่เกิน 25-50 pico seconds น่ะครับ [roll-eyes]
-
ส่วนมากที่เห็นกลุ่มที่ Reclock แบบทั่วไปใช้ลอจิกเกตความเร็วในกลุ่ม HC / AHC / LVC ครับ ก็มีหลายเทคนิคครับ
บางคนก็ใช้ D Flip-flop เพื่อ sync. กับ MClock เพื่อให้แม่นยำ
บ้างก็ใช้เกตบัฟเฟอร์ เพื่อขยายให้สัญญาณคมชัด และเกตบัฟเฟอร์มีความซับซ้อนภายในน้อยที่สุด ก็จะมีค่า propagation delay time ต่ำ และเวลาค่าคงที่มากกว่าเกตประเภทอื่นๆ น่ะครับ
แต่ถ้าเป็นพวกที่ซีเรียสๆ จะใช้ CPLD/FPGA ทำ clock disrtribution คุมคล็อกทั้งหมดในระบบ แล้วจัดการ sync. ทุกสัญญาณพร้อมกันทั้งหมดครับ เพื่อต้องการลด jitter เหลื่อมทั้งระบบให้ไม่เกิน 25-50 pico seconds น่ะครับ [roll-eyes]
[saaad] [saaad] [saaad]
ไม่น่า ไม่เรียนวิทย์คอมเลย น่าจะไปเรียนไปฟ้า จะได้รู้เรื่องบ้าง